摘要：設(shè)計(jì)一種能夠完成4，16，64，256或1024點(diǎn)復(fù)數(shù)快速傅里葉變換(FFT)處理器芯片.16,64點(diǎn)運(yùn)算采用基-4級聯(lián)流水線結(jié)構(gòu)，256，1 024點(diǎn)采用二維運(yùn)算結(jié)構(gòu)，數(shù)據(jù)采用塊浮點(diǎn)表示.使用Synopsys公司的綜合及布局布線工具在SMlC CMOS 0.18μm工藝上進(jìn)行ASIC實(shí)現(xiàn).該處理器芯片在100 MHz時鐘頻率連續(xù)工作時，處理一組1 024點(diǎn)FFT序列需要24.8μs，每隔10．24μs輸出一組1 024點(diǎn)運(yùn)算結(jié)果.該處理器芯片已應(yīng)用于某寬帶數(shù)字接收機(jī)中.
關(guān)鍵詞：快速傅里葉變換；流水線結(jié)構(gòu)；可重配置

    快速傅里葉變換(FFT)算法在無線通信、語音識別、圖像處理、數(shù)字濾波和頻譜分析領(lǐng)域有著廣泛應(yīng)用.其中Cooley-Tukey算法具有原址運(yùn)算的特點(diǎn)，易于硬件實(shí)現(xiàn).基于此算法實(shí)現(xiàn)的流水線結(jié)構(gòu)FFT處理器在實(shí)時專用處理器中得到了廣泛應(yīng)用．Bi和Jones提出一種固定1024點(diǎn)流水線FFT處理器結(jié)構(gòu)，該結(jié)構(gòu)在運(yùn)算的每級只采用一個復(fù)數(shù)乘法器.基于此結(jié)構(gòu)Hasan設(shè)計(jì)了一種能夠進(jìn)行16，64，256和1024點(diǎn)FFT運(yùn)算的可變點(diǎn)流水線FFT處理器，增強(qiáng)了處理器運(yùn)用的靈活性．但該處理器結(jié)構(gòu)所需的中間數(shù)據(jù)及旋轉(zhuǎn)因子存儲容量較大，各級的地址控制邏輯比較復(fù)雜，運(yùn)算時間較長，不適于對速度和面積要求越來越高的應(yīng)用場合作者提出了一種實(shí)時可重配置的FFT處理器．該處理器采用小點(diǎn)數(shù)內(nèi)部流水和大點(diǎn)數(shù)二維化處理結(jié)構(gòu)，通過控制各處理模塊實(shí)現(xiàn)4,16,64，256和1 024點(diǎn)復(fù)數(shù)FFT運(yùn)算，并給出了該結(jié)構(gòu)與Hasan結(jié)構(gòu)的性能比較.

1 可重配置FFT算法原理
    N個樣本點(diǎn)的離散博里葉變換(DFT)表達(dá)式為

   
式(2)表明，計(jì)算組合數(shù)N=r1 r2點(diǎn)DFT等價于先求出r2組r1點(diǎn)的DFT，其結(jié)果乘以旋轉(zhuǎn)因子后，再計(jì)算r1組r2點(diǎn)的DFT．
    基-4時間抽取FFT算法中，16點(diǎn)FFT運(yùn)算可以分為兩級，第1級基本運(yùn)算是4點(diǎn)序列的DFT．因此，如果只取16點(diǎn)FFT運(yùn)算的第1級運(yùn)算便可同時完成4點(diǎn)FFT運(yùn)算．

2 可重配置FFT處理器的實(shí)現(xiàn)
2．1 系統(tǒng)設(shè)計(jì)
    FFT處理器由數(shù)據(jù)輸入單元、固定64點(diǎn)FFT、流水處理單元、中間乘旋轉(zhuǎn)因子單元、4和16點(diǎn)FFT可變流水處理單元及數(shù)據(jù)輸出單元組成.如圖1所示.
    在進(jìn)行FFT運(yùn)算時，單元選擇控制邏輯根據(jù)需要變換長度N激活相應(yīng)的處理單元．
    根據(jù)式(2)對1 024點(diǎn)輸入數(shù)據(jù)進(jìn)行FFT運(yùn)算，首先數(shù)據(jù)輸入單元要按照N=rlr2=64×16完成對輸入1 024點(diǎn)數(shù)據(jù)的分解，然后固定64點(diǎn)FFT流水處理單元完成16次64點(diǎn)運(yùn)算.運(yùn)算結(jié)果分別與1024個中間旋轉(zhuǎn)因子相乘，然后乘旋轉(zhuǎn)因子單元完成對這1 024個結(jié)果的整形，并使用4點(diǎn)和16點(diǎn)可變處理單元完成64次16點(diǎn)變換.數(shù)據(jù)輸出單元完成對結(jié)果進(jìn)行最后整形并同時輸出1個塊浮點(diǎn)溢出檢測指數(shù)和1 024個數(shù)據(jù)結(jié)果．同理對于256點(diǎn)的FFT運(yùn)算，數(shù)據(jù)輸入單元按照N=r1r2=64×4進(jìn)行分解運(yùn)算即可．

2．2 地址生成
    可重配置FFT處理器包括輸入數(shù)據(jù)地址產(chǎn)生單元、64點(diǎn)數(shù)據(jù)旋轉(zhuǎn)因子地址產(chǎn)生單元、中間乘旋轉(zhuǎn)因子地址產(chǎn)生單元、中間數(shù)據(jù)存取地址產(chǎn)生單元、4，16點(diǎn)FFT數(shù)據(jù)及旋轉(zhuǎn)因子地址產(chǎn)生單元和輸出數(shù)據(jù)地址產(chǎn)生單元．每個單元都由計(jì)數(shù)器和地址變換器構(gòu)成，每周期產(chǎn)生一組地址．由于采用的是Cooley-Tukey算法同址運(yùn)算規(guī)則，倒序輸入正序輸出．因此針對不同長度的FFT運(yùn)算，地址變換器只需要對計(jì)數(shù)器的輸出值進(jìn)行不同的變形即可．
    由于要實(shí)現(xiàn)的最大運(yùn)算點(diǎn)數(shù)為1 024，同時采用流水乒乓存儲結(jié)構(gòu)，因此輸入、中間、輸出單元的地址深度為2，則這3個地址產(chǎn)生器中的計(jì)數(shù)器為11位，最高位作為乒乓選擇控制位．產(chǎn)生的各個單元地址如圖2所示．中間數(shù)據(jù)地址產(chǎn)生單元只需要生成256點(diǎn)和1 024點(diǎn)數(shù)據(jù)地址即可.中間數(shù)據(jù)存地址即為輸入數(shù)據(jù)地址．輸出數(shù)據(jù)地址只需要產(chǎn)生4，16，256和1 024點(diǎn)數(shù)據(jù)地址.256個旋轉(zhuǎn)因子可從1 024個旋轉(zhuǎn)因子中抽取得到．產(chǎn)生的中間旋轉(zhuǎn)因子地址如圖3所示．
    4，16和64點(diǎn)FFT處理器采用Hansan結(jié)構(gòu)，它們的存儲容量遠(yuǎn)小于一個整1 024點(diǎn)所需的存儲容量．為了加快數(shù)據(jù)訪問時間，同時減少存儲器容量,16點(diǎn)FFT運(yùn)算所需的旋轉(zhuǎn)因子值可以直接存儲為常數(shù). FFT同時采用塊浮點(diǎn)定標(biāo)方式，以提高運(yùn)算精度．

3 ASIC驗(yàn)證及性能分析
    使用VHDL硬件編程語言在RTL級對可重配置FFT處理器進(jìn)行了代碼描述．基于SMIC 0．18μm標(biāo)準(zhǔn)單元工藝庫，用Synopsys DesignCompiler綜合工具進(jìn)行邏輯綜合，使用Astro 工具進(jìn)行版圖規(guī)則及布局布線；用仿真工具VCS進(jìn)行邏輯動態(tài)仿真，用參數(shù)提取工具Star-RCXT提取寄生參數(shù)并使用靜態(tài)時序分析工具PrimeTime對整個設(shè)計(jì)系統(tǒng)進(jìn)行靜態(tài)時序分析.處理器的ASIC版圖如圖4所示存儲器按照圖1所示數(shù)據(jù)流的方向排放，以便于邏輯單元布局布線．處理器版圖采用了3層電源環(huán)結(jié)構(gòu).采用該結(jié)構(gòu)一方面可增加管腳供電能力，另一方面也可有效減小芯片面積(處理器芯片面積為3．6mm×3．7mm)